Версия 15:33, 22 ноября 2019

Актуальность информации: осенний семестр 2019/2020 учебного года.

Обязательный курс для студентов группы 518/2. Курс проводит Подымов В.В.

Материалы занятий

Слайды будут обновляться по мере проведения занятий

Блок 1. Организационные вопросы.

Блок 2. Вспоминаем дискретную математику: булевы функции, булевы формулы, схемы из функциональных элементов.

Блок 3. Как устроена цифровая аппаратура. Немного физики: как схемы из функциональных элементов связаны с реальным миром.

Блок 4. Логические вентили. Комбинационные схемы.

Блок 5. Вспоминаем дискретную математику: схемы из функциональных элементов с задержкой.

Блок 6. Комбинационные схемы с обратной связью. Основные триггеры.

Блок 7. Подробнее о триггерах.

Блок 8. Тактовый сигнал. Последовательные схемы.

Блок 9. Шины. Регистры. Уровень регистровых передач (RTL).

Блок 10. Verilog: от логических значений до комбинационных схем.

Блок 11. Verilog: основы программной симуляции.

Блок 12. Verilog: синтезируемость кода.

Блок 13. Verilog: ещё пара слов о процедурных командах.

Блок 14. Verilog: аппаратная семантика постоянной процедуры.

Блок 15. Verilog: немного синтаксического сахара.

Блок 16. Вспоминаем дискретную математику: автоматы.

Блок 17. Автоматы и синхронные схемы.

Блок 18. Пара слов о символьных автоматах.

Блок 19. Verilog: как реализовать автомат.

Блок 20. "Грамотная" разработка схемы. Данные и управление. Операционный и управляющий автоматы.

Блок 21. Как спроектировать операционный автомат.

Блок 22. Как дополнить операционный автомат управляющим.

Блок 23. Автоматы с приостановкой выполнения переходов.

Практический блок 1. Разработка последовательных схем.

Практический блок 2. Verilog и непрерывное присваивание.

Практический блок 3. Verilog и процедуры.

Практический блок 4. Verilog и продвинутый синтаксис: параметры, массивы, генерация.

Практический блок 5. Автоматы.

Практический блок 6. Операционный и управляющий автоматы в Verilog.

Кое-что ещё 1. Протоколы передачи данных. Общее описание протокола UART.

Условия получения зачёта

(Cм. слайды "Блок 1") Для получения зачёта достаточно в срок сдать решения четырёх заданий, которые будут выдаваться по мере проведения занятий. Если хотя бы одно решение не сдано в срок, то для получения зачёта потребуется выполнить особое штрафное задание.

Литература

Основная

• Harris, Harris. Digital Design and Computer Architecture, 2nd Edition. Elseveir. 2013.
  • Перевод: "Харрис, Харрис. Цифровая схемотехника и архитектура компьютера. ДМК Пресс. 2018."
  • В сети в открытом доступе лежат и другие версии перевода (не выпущенные официально в печать).
• Thomas, Moorby. The Verilog Hardware Description Language, 5th Edition. Springer. 2008.

Дополнительная

• Hennesy, Patterson. Computer Organization and Design: The Hardware/Software Interface, 5th Edition. Morgan Kaufmann. 2013.
• Palnitkar. Verilog HDL, 2nd Edition. 2003.
• Vahid. Digital Design with RTL Design, VHDL, and Verilog, 2nd Edition. Wiley. 2010.