Математические модели и методы синтеза СБИС(семинар) — различия между версиями
м (→Семинар 3. Моделирование элементов задержки. Защелки, триггеры. Управление тактовой частотой ПЛИС) |
м (→Предварительный план семинарских занятий) |
||
| Строка 26: | Строка 26: | ||
*Примечание: после загрузки расширение конфигурационного файла нужно изменить на .qsf (MediaWiki имеет строгое ограничение на типы загружаемых файлов). | *Примечание: после загрузки расширение конфигурационного файла нужно изменить на .qsf (MediaWiki имеет строгое ограничение на типы загружаемых файлов). | ||
| − | === Семинар 3. | + | === Семинар 3. Логические схемы с памятью (защелки, триггеры). === |
| − | + | [[Media:VLSI_FPGA_latches_triggers_2016.pdf| Презентация]]. | |
| + | |||
| + | [[Media:VLSI_Class_Lab_3_2016.pdf| Лабораторная работа 3]]. | ||
| + | |||
=== Семинар 4. Синхронные логические схемы, реализация конечных автоматов на ПЛИС === | === Семинар 4. Синхронные логические схемы, реализация конечных автоматов на ПЛИС === | ||
Версия 13:24, 4 марта 2016
Семинар проходит один раз в неделю в 12:50 в аудитории 604. Материалы по лекционной части курса можно найти здесь.
Содержание
- 1 Преподаватели
- 2 Предварительный план семинарских занятий
- 2.1 Семинар 1. Моделирование простых комбинационных схем на языке Verilog. Симуляция и тестирование схем.
- 2.2 Семинар 2. Программируемые логические интегральные схемы (ПЛИС).
- 2.3 Семинар 3. Логические схемы с памятью (защелки, триггеры).
- 2.4 Семинар 4. Синхронные логические схемы, реализация конечных автоматов на ПЛИС
- 2.5 Семинар 5. Работа со встроенными элементами памяти ПЛИС
- 2.6 Семинар 6.
- 2.7 Семинар 7.
- 2.8 Семинар 8.
- 3 Домашние задания
Преподаватели
Предварительный план семинарских занятий
Семинар 1. Моделирование простых комбинационных схем на языке Verilog. Симуляция и тестирование схем.
Языки описания аппаратного обеспечения (Hardware description languages). Основные уровни абстракции при моделировании аппаратного обеспечения (Behavioral level, Register-transfer level, Gate level). Основы синтаксиса и семантики языка Verilog. Моделирование простых устройств при помощи языка Verilog. Основы тестирования и верификации моделей на языке Verilog. Презентация.
Дополнительные и справочные материалы:
Семинар 2. Программируемые логические интегральные схемы (ПЛИС).
Проектирование с использованием ПЛИС. Маршрут проектирования для ПЛИС. Архитектура ПЛИС на примере ПЛИС Altera семейства Cyclone. Структура и устройство учебных отладочных плат Altera DE0-Nano. Разработка модулей для работы с базовой периферией учебных отладочных плат (Switches, Buttons, LEDs). Презентация.
Дополнительные и справочные материалы:
- Примечание: после загрузки расширение конфигурационного файла нужно изменить на .qsf (MediaWiki имеет строгое ограничение на типы загружаемых файлов).
Семинар 3. Логические схемы с памятью (защелки, триггеры).
Семинар 4. Синхронные логические схемы, реализация конечных автоматов на ПЛИС
ТВА
Семинар 5. Работа со встроенными элементами памяти ПЛИС
ТВА
Семинар 6.
ТВА
Семинар 7.
ТВА
Семинар 8.
ТВА
Домашние задания
Домашняя работа №1. Моделирование простых дискретных устройств на языке Verilog.
- Описание задания
- Распределение по вариантам
- Срок сдачи задания: ТВА.
- Дополнительный срок сдачи задания: ТВА(задания, присланные в дополнительный срок, оцениваются с дополнительным штрафом в 50% от полученных баллов).
Домашняя работа №2.
TBA
Домашняя работа №3.
TBA
Домашняя работа №4.
TBA
Домашняя работа №5.
TBA
Домашняя работа №6.
TBA
Домашняя работа №7.
TBA
Домашняя работа №8.
TBA
