Языки описания схем — различия между версиями
PodymovVV (обсуждение | вклад) |
PodymovVV (обсуждение | вклад) |
||
| Строка 17: | Строка 17: | ||
'''[[Media: Hdl_lecture_05.pdf|Блок 5.]]''' Вспоминаем дискретную математику: схемы из функциональных элементов с задержкой. | '''[[Media: Hdl_lecture_05.pdf|Блок 5.]]''' Вспоминаем дискретную математику: схемы из функциональных элементов с задержкой. | ||
| − | '''[[Media: Hdl_lecture_06.pdf|Блок 6.]]''' Комбинационные схемы с обратной связью. Основные триггеры | + | '''[[Media: Hdl_lecture_06.pdf|Блок 6.]]''' Комбинационные схемы с обратной связью. Основные триггеры. |
| − | + | '''[[Media: Hdl_lecture_07.pdf|Блок 7.]]''' Подробнее о триггерах. | |
| − | '''[[Media: | + | '''[[Media: Hdl_lecture_08.pdf|Блок 8.]]''' Тактовый сигнал. Последовательные схемы. |
| − | '''[[Media: | + | '''[[Media: Hdl_lecture_09.pdf|Блок 9.]]''' Шины. Регистры. |
| − | + | == Временный архив материалов прошлых лет == | |
'''[[Media: Hdl_lecture_10.pdf|Блок 10.]]''' Практика: Verilog (база). | '''[[Media: Hdl_lecture_10.pdf|Блок 10.]]''' Практика: Verilog (база). | ||
Версия 16:30, 12 сентября 2019
Актуальность информации: осенний семестр 2019/2020 учебного года.
Обязательный курс для студентов группы 518/2. Курс проводит Подымов В.В.
Содержание
Материалы занятий
Слайды будут обновляться по мере проведения занятий
Блок 1. Организационные вопросы.
Блок 2. Вспоминаем дискретную математику: булевы функции, булевы формулы, схемы из функциональных элементов.
Блок 3. Как устроена цифровая аппаратура. Немного физики: как схемы из функциональных элементов связаны с реальным миром.
Блок 4. Логические вентили. Комбинационные схемы.
Блок 5. Вспоминаем дискретную математику: схемы из функциональных элементов с задержкой.
Блок 6. Комбинационные схемы с обратной связью. Основные триггеры.
Блок 7. Подробнее о триггерах.
Блок 8. Тактовый сигнал. Последовательные схемы.
Блок 9. Шины. Регистры.
Временный архив материалов прошлых лет
Блок 10. Практика: Verilog (база).
Блок 11. Что такое процессор. Архитектура системы команд.
Блок 12. Основные функциональные блоки процессора.
Блок 13. Verilog: синтез.
Блок 14. Понятия операционного и управляющего автоматов.
Блок 15. Как спроектировать операционный автомат. Комбинационный управляющий автомат.
Блок 16. Процессор: операционный автомат, комбинационный управляющий автомат.
Блок 17. Как спроектировать управляющий автомат.
Блок 18. Verilog: немного синтаксического сахара.
Блок 19. Verilog: реализация управляющего автомата.
Блок 20. Практика: Verilog (управляющие автоматы).
Условия получения зачёта
(Cм. слайды "Блок 1") Для получения зачёта достаточно в срок сдать решения четырёх заданий, которые будут выдаваться по мере проведения занятий. Если хотя бы одно решение не сдано в срок, то для получения зачёта потребуется выполнить особое штрафное задание.
Литература
Основная
- Harris, Harris. Digital Design and Computer Architecture, 2nd Edition. Elseveir. 2013.
- Перевод: "Харрис, Харрис. Цифровая схемотехника и архитектура компьютера. ДМК Пресс. 2018."
- В сети в открытом доступе лежат и другие версии перевода (не выпущенные официально в печать).
- Thomas, Moorby. The Verilog Hardware Description Language, 5th Edition. Springer. 2008.
Дополнительная
- Hennesy, Patterson. Computer Organization and Design: The Hardware/Software Interface, 5th Edition. Morgan Kaufmann. 2013.
- Palnitkar. Verilog HDL, 2nd Edition. 2003.
- Vahid. Digital Design with RTL Design, VHDL, and Verilog, 2nd Edition. Wiley. 2010.
