Языки описания схем — различия между версиями

Материал из Кафедра математической кибернетики
Перейти к: навигация, поиск
 
(не показаны 80 промежуточные версии 2 участников)
Строка 1: Строка 1:
−
Обязательный курс для студентов группы 518/2. Курс проводит [[Подымов Владислав Васильевич|Подымов В.В.]]
+
[[Категория:Спецкурсы кафедры МК]]
 +
[[Категория:Лекционные курсы кафедры МК]]
 +
[[Категория:Магистерская программа Дискретные управляющие системы и их приложения]]
 +
 
 +
''Актуальность информации: осенний семестр 2024/2025 учебного года.''
 +
 
 +
Обязательный курс для студентов группы 518мк_дус.
 +
Курс проводит [[Подымов Владислав Васильевич|Подымов В.В.]]
  
 
= Материалы занятий =
 
= Материалы занятий =
  
−
''Здесь будут выкладываться план и слайды занятий по мере их проведения''
+
== Лекции ==
  
−
'''[[Media: Hdl_lecture_01.pdf|Блок 1.]]''' Небольшое вступление и организационные вопросы.
+
[[Media: HDL_VP_01.pdf|Блок 1.]] Организационные вопросы.
  
−
'''[[Media: Hdl_lecture_02.pdf|Блок 2.]]''' КМОП-транзисторы: как это работает, и причём тут схемы из функциональных элементов.
+
[[Media: HDL_VP_02.pdf|Блок 2.]] Вспоминаем дискретную математику: булевы функции, булевы формулы, схемы из функциональных элементов.
  
−
'''[[Media: Hdl_lecture_03.pdf|Блок 3.]]''' Комбинационные схемы.
+
[[Media: HDL_VP_03.pdf|Блок 3.]] Как устроена цифровая аппаратура. Немного физики: как схемы из функциональных элементов связаны с реальным миром.
  
−
'''[[Media: Hdl_lecture_04.pdf|Блок 4.]]''' Последовательные схемы, и немного о тактовом сигнале
+
[[Media: HDL_VP_04.pdf|Блок 4.]] Логические вентили. Комбинационные схемы.
  
−
'''[[Media: Hdl_lecture_05.pdf|Блок 5.]]''' Модули. Шины. Регистры. RTL.
+
[[Media: HDL_VP_05.pdf|Блок 5.]] Вспоминаем дискретную математику: схемы из функциональных элементов с задержкой.
  
−
'''[[Media: Hdl_lecture_06.pdf|Блок 6.]]''' Практика: построение последовательных схем.
+
[[Media: HDL_VP_06.pdf|Блок 6.]] Комбинационные схемы с обратной связью. Основные триггеры.
  
−
'''[[Media: Hdl_lecture_07.pdf|Блок 7.]]''' ASIC и ПЛИС.
+
[[Media: HDL_VP_07.pdf|Блок 7.]] Ещё несколько слов о сигналах: активный уровень, передний фронт, задний фронт, такт.
  
−
'''[[Media: Hdl_lecture_08.pdf|Блок 8.]]''' Verilog: базовый синтаксис.
+
[[Media: HDL_VP_08.pdf|Блок 8.]] Ещё несколько слов о триггерах: синхронные триггеры, асинхронные триггеры, типичные входы триггеров.
  
−
'''[[Media: Hdl_lecture_09.pdf|Блок 9.]]''' Verilog: симуляция.
+
[[Media: HDL_VP_09.pdf|Блок 9.]] Последовательные схемы.
  
−
'''[[Media: Hdl_lecture_10.pdf|Блок 10.]]''' Практика: Verilog (база).
+
[[Media: HDL_VP_10.pdf|Блок 10.]] Шины. Регистры. Уровень регистровых передач (RTL).
  
−
'''[[Media: Hdl_lecture_11.pdf|Блок 11.]]''' Что такое процессор. Архитектура системы команд.
+
[[Media: HDL_VP_11.pdf|Блок 11.]] Verilog: общие вступительные слова.
  
−
'''[[Media: Hdl_lecture_12.pdf|Блок 12.]]''' Основные функциональные блоки процессора.
+
[[Media: HDL_VP_12.pdf|Блок 12.]] Verilog: несхемный "Hello, World!".
  
−
'''[[Media: Hdl_lecture_13.pdf|Блок 13.]]''' Verilog: синтез.
+
[[Media: HDL_VP_13.pdf|Блок 13.]] Verilog: схемный "Hello, World!".
  
−
'''[[Media: Hdl_lecture_14.pdf|Блок 14.]]''' Понятия операционного и управляющего автоматов.
+
[[Media: HDL_VP_14.pdf|Блок 14.]] Verilog: схемный "Hello, World!" с картинками (диаграммами сигналов).
  
−
'''[[Media: Hdl_lecture_15.pdf|Блок 15.]]''' Как спроектировать операционный автомат. Комбинационный управляющий автомат.
+
[[Media: HDL_VP_15.pdf|Блок 15.]] Verilog: логические значения.
  
−
'''[[Media: Hdl_lecture_16.pdf|Блок 16.]]''' Процессор: операционный автомат, комбинационный управляющий автомат.
+
[[Media: HDL_VP_16.pdf|Блок 16.]] Verilog: арифметическая трактовка значений, знаковость типов и значений, расширение и сужение шин.
  
−
'''[[Media: Hdl_lecture_17.pdf|Блок 17.]]''' Как спроектировать управляющий автомат.
+
[[Media: HDL_VP_17.pdf|Блок 17.]] Verilog: константы.
  
−
'''[[Media: Hdl_lecture_18.pdf|Блок 18.]]''' Verilog: немного синтаксического сахара.
+
[[Media: HDL_VP_18.pdf|Блок 18.]] Verilog: комбинационные выражения и операции.
  
−
'''[[Media: Hdl_lecture_19.pdf|Блок 19.]]''' Verilog: реализация управляющего автомата.
+
[[Media: HDL_VP_19.pdf|Блок 19.]] Verilog: примеры комбинационных схем с непрерывным присваиванием.
  
−
= Условия получения зачёта =
+
[[Media: HDL_VP_20.pdf|Блок 20.]] Verilog: как на самом деле устроена симуляция.
  
−
Необходимое и достаточное условие получения зачёта - это выполнение большого задания, коротко описываемого так: спроектировать и функционально протестировать процессор на языке Verilog.
+
[[Media: HDL_VP_21.pdf|Блок 21.]] Verilog: основные виды процессов.
  
−
Обязательное требование для операционного и управляющего автоматов процессора (части 1-3):
+
[[Media: HDL_VP_22.pdf|Блок 22.]] Verilog: основные процедурные команды и использование задержек.
−
'''они должны полностью удовлетворять стандарту синтеза''' (блок 13).
+
  
−
[[Media: Hdl isa macros.zip|Макроопределения для удобной работы с архитектурой системы команд блока 11.]]
+
[[Media: HDL_VP_23.pdf|Блок 23.]] Verilog: поддерживаемое использование постоянной процедуры.
  
−
== Часть 1 ==
+
[[Media: HDL_VP_24.pdf|Блок 24.]] Verilog: синтаксический сахар и ещё несколько возможностей языка.
  
−
Спроектировать на языке Verilog основные функциональные блоки процессора (блок 12) для модельной архитектуры системы команд (блок 11). Фактическое число ячеек в памяти данных можно выбирать произвольным - достаточным для полноценной наглядной функциональной симуляции. По согласованию может быть выбран и другой набор особенностей архитектуры процессора (другая система команд, другая конфигурация блоков, ...).
+
[[Media: HDL_VP_25.pdf|Блок 25.]] Вспоминаем дискретную математику: автоматы.
  
−
== Часть 2 ==
+
[[Media: HDL_VP_26.pdf|Блок 26.]] Соответствие между автоматами и схемами.
  
−
Используя написанные в части 1 модули, спроектировать операционный автомат процессора (блок 16) с модельной архитектурой системы команд (блок 11) на языке Verilog.
+
[[Media: HDL_VP_27.pdf|Блок 27.]] Пара слов о символьных автоматах.
  
−
''По желанию, рекомендуется'': спроектировать и программно просимулировать однотактовый процессор.
+
[[Media: HDL_VP_28.pdf|Блок 28.]] Verilog: типовая реализация автомата.
  
−
''По согласованию'' может быть выбрана другая архитектура системы команд (например, совместимая с архитектурой MIPS).
+
[[Media: HDL_VP_29.pdf|Блок 29.]] Хороший и плохой код. Данные и управление. Операционный и управляющий автоматы.
  
−
== Часть 3 ==
+
[[Media: HDL_VP_30.pdf|Блок 30.]] Как спроектировать операционный автомат.
  
−
Добавив к спроектированному в части 2 операционному автомату подходящий управляющий автомат, спроектировать процессор с модельной архитектурой системы команд (блок 11) со следующими особенностями работы.
+
[[Media: HDL_VP_31.pdf|Блок 31.]] Как дополнить операционный автомат управляющим.
  
−
=== Сложный вариант для желающих лучше разобраться в управляющих автоматах ===
+
[[Media: HDL_VP_R01.pdf|Блок К1.]] Кое-что ещё: протоколы передачи данных, общее описание протокола UART.
  
−
* Он имеет тактовый вход clk, вход сброса rst, а также однобитовые входы hold, step и go.
+
[[Media: HDL_VP_R02.pdf|Блок К2.]] Кое-что ещё: схемная реализация передатчика UART, автоматы с таймерами.
−
* Он имеет три режима работы: обычный (команды выполняются одна за одной согласно семантике), приостановленный (выполнение команд контролируется сигналами на входах) и заблокированный.
+
−
* Он выполняет каждую команду оптимально по времени в предположении о том, что каждый основной функциональный блок (блок 12) распространяет сигнал за 1 единицу времени, а остальные подсхемы работают мгновенно.
+
−
* По переднему фронту clk: если hold = 1, то процессор не выполняет команду, и вместо этого переходит в приостановленный режим работы.
+
−
* В приостановленном режиме
+
−
** если step = go = 0 во время переднего фронта clk, то не происходит перезаписи ячеек памяти, и текущая выполняемая команда не изменяется;
+
−
** если go = 1 во время переднего фронта clk, то процессор переходит в обычный режим работы;
+
−
** если go = 0 и step = 1 во время переднего фронта clk, то процессор выполняет одну команду и переходит в заблокированный режим.
+
−
* В заблокированном режиме
+
−
** если go = 1 во время переднего фронта clk, то процессор переходит в обычный режим работы;
+
−
** если go = 0 и step = 0 во время переднего фронта clk, то процессор переходит в приостановленный режим работы;
+
−
** если go = 1 и step = 1 во время переднего фронта clk, то не происходит перезаписи ячеек памяти, и текущая выполняемая команда не изменяется.
+
  
−
=== Простой вариант для всех остальных, не влекущий никаких штрафов ===
+
[[Media: HDL_VP_R03.pdf|Блок К3.]] Кое-что ещё: схемная реализация приёмника UART.
  
−
* Он имеет тактовый вход clk, вход сброса rst, а также однобитовые входы go, br, dir и hold.
+
[[Media: HDL_VP_R04.pdf|Блок К4.]] Кое-что ещё: классификация протоколов передачи данных.
−
* Он работает обычным образом всегда, кроме одной ''особой'' ситуации: hold = 1, текущая команда - условное ветвление, и сейчас передний фронт clk, во время которого команда должна выполниться.
+
−
* В особой ситуации происходит следующее:
+
−
** если go = 0, то процессор ничего не делает: на следующем такте пытается выполниться та же команда условного ветвления, что и на текущем;
+
−
** если go = 1 и br = 1, то процессор выполняет ветвление как обычно;
+
−
** если go = 1 и br = 0, то процессор игнорирует результат сравнения значений регистров команды ветвления: если dir = 0, то на следующем такте выполняет следующую команду памяти инструкций, а если dir = 1, то ту, к которой совершился бы "прыжок" при срабатывании ветвления (равенстве значений в beq, неравенстве значений в bne).
+
  
 +
[[Media: HDL_VP_R05.pdf|Блок К5.]] Кое-что ещё: SPI для двух устройств.
  
−
== Часть 4 ==
+
[[Media: HDL_VP_R06.pdf|Блок К6.]] Кое-что ещё: SPI для произвольного числа устройств, состояние высокого импеданса.
  
−
Описать модули тестирования (блок 9), демонстрирующие работу описанного в предыдущих частях процессора, корректную с точки зрения функциональной симуляции.
+
[[Media: HDL_VP_R07.pdf|Блок К7.]] Ещё немного о Verilog и пара слов о SystemVerilog.
  
−
= Достаточное техническое оснащение =
+
''Материалы будут появляться по мере проведения занятий.''
  
−
Для полноценного выполнения задания курса достаточно иметь компьютер с Linux и установленными на нём (как правило, стандартными) пакетами
+
== Упражнения ==
−
* '''iverilog''' (компилятор схемных дизайнов) и
+
−
* '''gtkwave''' (визуализатор диаграмм сигналов).
+
  
−
Допускается (хотя и не поощряется ввиду возможных проблем и неудобств) работа в Windows: достаточно скачать и установить '''[http://iverilog.icarus.com/ Icarus Verilog]''', в стандартной комплектации содержащий исполняемые файлы
+
[[Media: HDL_VP_s01.pdf|Упражнения 1.]] Разработка комбинационных и последовательных схем.
−
* '''iverilog.exe''' (компилятор схемных дизайнов),
+
 
−
* '''vvp.exe''' (средство исполнения скомпилированных дизайнов) и
+
[[Media: HDL_VP_s02.pdf|Упражнения 2.]] Verilog, основы.
−
* '''gtkwave.exe''' (визуализатор диаграмм сигналов).
+
 
 +
[[Media: HDL_VP_s03.pdf|Упражнения 3.]] Verilog: параметры, массивы, блоки генерации.
 +
 
 +
[[Media: HDL_VP_s04.pdf|Упражнения 4.]] Автоматы.
 +
 
 +
[[Media: HDL_VP_s05.pdf|Упражнения 5.]] Verilog: операционный и управляющий автоматы.
 +
 
 +
''Материалы будут появляться по мере проведения занятий.''
 +
 
 +
= Условия получения зачёта =
  
−
Работа со схемными дизайнами при помощи других средств не возбраняется.
+
(Cм. слайды "Блок 1")
 +
Для получения зачёта достаточно '''в срок''' сдать решения четырёх заданий, которые будут выдаваться по мере проведения занятий.
 +
Если хотя бы одно решение не сдано в срок, то для получения зачёта потребуется выполнить особое ''штрафное задание'', включающее в себя, в числе прочего, все темы, которые не сданы в срок.
  
 
= Литература =
 
= Литература =
 
== Основная ==
 
== Основная ==
−
* Harris, Harris, Digital Design and Computer Architecture, 2nd  Edition, Elseveir, 2013
+
* Harris, Harris. Digital Design and Computer Architecture, 2nd  Edition. Elseveir. 2013.
−
* Thomas, Moorby, The Verilog Hardware Description Language, 5th Edition, Springer, 2008
+
** Перевод: "Харрис, Харрис. Цифровая схемотехника и архитектура компьютера. ДМК Пресс. 2018."
 +
** В сети в открытом доступе лежат и другие версии перевода (не выпущенные официально в печать).
 +
* Thomas, Moorby. The Verilog Hardware Description Language, 5th Edition. Springer. 2008.
  
 
== Дополнительная ==
 
== Дополнительная ==
−
* J. Hennesy, D. Patterson, Computer Organization and Design: The Hardware/Software Interface, 5th Edition, Morgan Kaufmann, 2013
+
* Hennesy, Patterson. Computer Organization and Design: The Hardware/Software Interface, 5th Edition. Morgan Kaufmann. 2013.
−
* S. Palnitkar, Verilog HDL, 2nd Edition, 2003
+
* Palnitkar. Verilog HDL, 2nd Edition. 2003.
−
* F. Vahid, Digital Design with RTL Design, VHDL, and Verilog 2nd Edition, Wiley, 2010
+
* Vahid. Digital Design with RTL Design, VHDL, and Verilog, 2nd Edition. Wiley. 2010.

Текущая версия на 20:08, 24 ноября 2024


Актуальность информации: осенний семестр 2024/2025 учебного года.

Обязательный курс для студентов группы 518мк_дус. Курс проводит Подымов В.В.

Материалы занятий

Лекции

Блок 1. Организационные вопросы.

Блок 2. Вспоминаем дискретную математику: булевы функции, булевы формулы, схемы из функциональных элементов.

Блок 3. Как устроена цифровая аппаратура. Немного физики: как схемы из функциональных элементов связаны с реальным миром.

Блок 4. Логические вентили. Комбинационные схемы.

Блок 5. Вспоминаем дискретную математику: схемы из функциональных элементов с задержкой.

Блок 6. Комбинационные схемы с обратной связью. Основные триггеры.

Блок 7. Ещё несколько слов о сигналах: активный уровень, передний фронт, задний фронт, такт.

Блок 8. Ещё несколько слов о триггерах: синхронные триггеры, асинхронные триггеры, типичные входы триггеров.

Блок 9. Последовательные схемы.

Блок 10. Шины. Регистры. Уровень регистровых передач (RTL).

Блок 11. Verilog: общие вступительные слова.

Блок 12. Verilog: несхемный "Hello, World!".

Блок 13. Verilog: схемный "Hello, World!".

Блок 14. Verilog: схемный "Hello, World!" с картинками (диаграммами сигналов).

Блок 15. Verilog: логические значения.

Блок 16. Verilog: арифметическая трактовка значений, знаковость типов и значений, расширение и сужение шин.

Блок 17. Verilog: константы.

Блок 18. Verilog: комбинационные выражения и операции.

Блок 19. Verilog: примеры комбинационных схем с непрерывным присваиванием.

Блок 20. Verilog: как на самом деле устроена симуляция.

Блок 21. Verilog: основные виды процессов.

Блок 22. Verilog: основные процедурные команды и использование задержек.

Блок 23. Verilog: поддерживаемое использование постоянной процедуры.

Блок 24. Verilog: синтаксический сахар и ещё несколько возможностей языка.

Блок 25. Вспоминаем дискретную математику: автоматы.

Блок 26. Соответствие между автоматами и схемами.

Блок 27. Пара слов о символьных автоматах.

Блок 28. Verilog: типовая реализация автомата.

Блок 29. Хороший и плохой код. Данные и управление. Операционный и управляющий автоматы.

Блок 30. Как спроектировать операционный автомат.

Блок 31. Как дополнить операционный автомат управляющим.

Блок К1. Кое-что ещё: протоколы передачи данных, общее описание протокола UART.

Блок К2. Кое-что ещё: схемная реализация передатчика UART, автоматы с таймерами.

Блок К3. Кое-что ещё: схемная реализация приёмника UART.

Блок К4. Кое-что ещё: классификация протоколов передачи данных.

Блок К5. Кое-что ещё: SPI для двух устройств.

Блок К6. Кое-что ещё: SPI для произвольного числа устройств, состояние высокого импеданса.

Блок К7. Ещё немного о Verilog и пара слов о SystemVerilog.

Материалы будут появляться по мере проведения занятий.

Упражнения

Упражнения 1. Разработка комбинационных и последовательных схем.

Упражнения 2. Verilog, основы.

Упражнения 3. Verilog: параметры, массивы, блоки генерации.

Упражнения 4. Автоматы.

Упражнения 5. Verilog: операционный и управляющий автоматы.

Материалы будут появляться по мере проведения занятий.

Условия получения зачёта

(Cм. слайды "Блок 1") Для получения зачёта достаточно в срок сдать решения четырёх заданий, которые будут выдаваться по мере проведения занятий. Если хотя бы одно решение не сдано в срок, то для получения зачёта потребуется выполнить особое штрафное задание, включающее в себя, в числе прочего, все темы, которые не сданы в срок.

Литература

Основная

  • Harris, Harris. Digital Design and Computer Architecture, 2nd Edition. Elseveir. 2013.
    • Перевод: "Харрис, Харрис. Цифровая схемотехника и архитектура компьютера. ДМК Пресс. 2018."
    • В сети в открытом доступе лежат и другие версии перевода (не выпущенные официально в печать).
  • Thomas, Moorby. The Verilog Hardware Description Language, 5th Edition. Springer. 2008.

Дополнительная

  • Hennesy, Patterson. Computer Organization and Design: The Hardware/Software Interface, 5th Edition. Morgan Kaufmann. 2013.
  • Palnitkar. Verilog HDL, 2nd Edition. 2003.
  • Vahid. Digital Design with RTL Design, VHDL, and Verilog, 2nd Edition. Wiley. 2010.
Источник — «https://mk.cs.msu.ru/index.php?title=Языки_описания_схем&oldid=11583»