Математические модели и методы синтеза СБИС(семинар) — различия между версиями
м (→Домашние задания) |
м |
||
| (не показаны 4 промежуточных версий 1 участника) | |||
| Строка 4: | Строка 4: | ||
* [[Шуплецов Михаил Сергеевич]] | * [[Шуплецов Михаил Сергеевич]] | ||
| + | == Репозиторий курса == | ||
| + | [http://mks1.cmc.msu.ru/miklesh/fpga.git Репозиторий курса] | ||
| + | * Материалы практических занятий в папке "318" | ||
== Предварительный план семинарских занятий == | == Предварительный план семинарских занятий == | ||
=== Семинар 1. Моделирование простых комбинационных схем на языке Verilog. Симуляция и тестирование схем. === | === Семинар 1. Моделирование простых комбинационных схем на языке Verilog. Симуляция и тестирование схем. === | ||
| − | Языки описания аппаратного обеспечения ([http://en.wikipedia.org/wiki/Hardware_description_language Hardware description languages]). Основные уровни абстракции при моделировании аппаратного обеспечения (Behavioral level, Register-transfer level, Gate level). Основы синтаксиса и семантики языка Verilog. Моделирование простых устройств при помощи языка Verilog. Основы тестирования и верификации моделей на языке Verilog. [[Media: | + | Языки описания аппаратного обеспечения ([http://en.wikipedia.org/wiki/Hardware_description_language Hardware description languages]). Основные уровни абстракции при моделировании аппаратного обеспечения (Behavioral level, Register-transfer level, Gate level). Основы синтаксиса и семантики языка Verilog. Моделирование простых устройств при помощи языка Verilog. Основы тестирования и верификации моделей на языке Verilog. [[Media:VLSI_Verilog_2017.pdf| Презентация]]. |
[[Media:VLSI_Class_Lab_1_2016.pdf| Лабораторная работа 1]]. | [[Media:VLSI_Class_Lab_1_2016.pdf| Лабораторная работа 1]]. | ||
| Строка 55: | Строка 58: | ||
Дополнительные и справочные материалы: | Дополнительные и справочные материалы: | ||
# [https://www.dropbox.com/sh/98l7emb2qfutilf/AAAPw_tih0dhZZk3ZuzmE3Pda?dl=0 Рабочие материалы для лабораторной работы] | # [https://www.dropbox.com/sh/98l7emb2qfutilf/AAAPw_tih0dhZZk3ZuzmE3Pda?dl=0 Рабочие материалы для лабораторной работы] | ||
| + | # [https://www.dropbox.com/sh/ov932ih5zdzmmlk/AAAKVfF3jvMPqRSXeT9D7d_Ja?dl=0 Решение лабораторной работы] | ||
=== Семинар 8. === | === Семинар 8. === | ||
| Строка 61: | Строка 65: | ||
== Домашние задания == | == Домашние задания == | ||
=== Домашняя работа №1. Моделирование простых дискретных устройств на языке Verilog. === | === Домашняя работа №1. Моделирование простых дискретных устройств на языке Verilog. === | ||
| − | * [[Media: | + | * [[Media:VLSI_2017_318_HW1.pdf|Описание задания]] |
| − | * [[Media: | + | * [[Media:VLSI_2017_318_HW1_students.pdf|Распределение по вариантам]] |
| − | * Срок сдачи задания: до | + | * Срок сдачи задания: до 5 апреля 2017 (включительно). |
=== Домашняя работа №2. Аппаратная реализация алгоритмов на примере ПЛИС === | === Домашняя работа №2. Аппаратная реализация алгоритмов на примере ПЛИС === | ||
| − | * [[Media: | + | * [[Media:VLSI_2017_318_HW2.pdf|Описание задания]] |
| − | * [[Media: | + | * [[Media:VLSI_2017_318_HW2_students.pdf|Распределение по вариантам]] |
| − | * Срок сдачи задания: до | + | * Срок сдачи задания: до 3 мая 2017 (включительно). |
=== Домашняя работа №3. Реализация сложных дискретных управляющих систем при помощи ПЛИС === | === Домашняя работа №3. Реализация сложных дискретных управляющих систем при помощи ПЛИС === | ||
Текущая версия на 14:45, 5 марта 2018
Семинар проходит один раз в неделю в 12:50 в аудитории 604. Материалы по лекционной части курса можно найти здесь.
Содержание
- 1 Преподаватели
- 2 Репозиторий курса
- 3 Предварительный план семинарских занятий
- 3.1 Семинар 1. Моделирование простых комбинационных схем на языке Verilog. Симуляция и тестирование схем.
- 3.2 Семинар 2. Программируемые логические интегральные схемы (ПЛИС).
- 3.3 Семинар 3. Логические схемы с памятью (защелки, триггеры).
- 3.4 Семинар 4. Синхронные логические схемы, временной анализ схем
- 3.5 Семинар 5. Реализация конечных автоматов на ПЛИС
- 3.6 Семинар 6. Работа со встроенными элементами памяти ПЛИС
- 3.7 Семинар 7. Аппаратная реализация алгоритмов
- 3.8 Семинар 8.
- 4 Домашние задания
Преподаватели
Репозиторий курса
- Материалы практических занятий в папке "318"
Предварительный план семинарских занятий
Семинар 1. Моделирование простых комбинационных схем на языке Verilog. Симуляция и тестирование схем.
Языки описания аппаратного обеспечения (Hardware description languages). Основные уровни абстракции при моделировании аппаратного обеспечения (Behavioral level, Register-transfer level, Gate level). Основы синтаксиса и семантики языка Verilog. Моделирование простых устройств при помощи языка Verilog. Основы тестирования и верификации моделей на языке Verilog. Презентация.
Дополнительные и справочные материалы:
Семинар 2. Программируемые логические интегральные схемы (ПЛИС).
Проектирование с использованием ПЛИС. Маршрут проектирования для ПЛИС. Архитектура ПЛИС на примере ПЛИС Altera семейства Cyclone. Структура и устройство учебных отладочных плат Altera DE0-Nano. Разработка модулей для работы с базовой периферией учебных отладочных плат (Switches, Buttons, LEDs). Презентация.
Дополнительные и справочные материалы:
- Примечание: после загрузки расширение конфигурационного файла нужно изменить на .qsf (MediaWiki имеет строгое ограничение на типы загружаемых файлов).
Семинар 3. Логические схемы с памятью (защелки, триггеры).
Логические схемы с памятью Устройство защелки на основе мультиплексора. Структура и функционирование D-триггера. RS-триггер. Презентация.
Семинар 4. Синхронные логические схемы, временной анализ схем
Понятие о синхронных схемах. Базовые понятия, необходимые для временного анализа схем. Управление тактовой частотой ПЛИС. Использование PLL блоков. Презентация.
Дополнительные и справочные материалы:
- Вводная лабораторная по временному анализу схем (Altera University Program)
- Рабочие материалы для лабораторной работы
Семинар 5. Реализация конечных автоматов на ПЛИС
ТВА
Семинар 6. Работа со встроенными элементами памяти ПЛИС
ТВА
Семинар 7. Аппаратная реализация алгоритмов
Понятие об операционном автомате, построение операционного автомата для простого алгоритма. Понятие об управляющем автомате, построение управляющего автомата для операционного автомата рассматриваемого алгоритма. Интеграция операционного и управляющего автоматов. Использование элементов памяти. Структура файла инициализации памяти (.MIF).
Дополнительные и справочные материалы:
Семинар 8.
ТВА
Домашние задания
Домашняя работа №1. Моделирование простых дискретных устройств на языке Verilog.
- Описание задания
- Распределение по вариантам
- Срок сдачи задания: до 5 апреля 2017 (включительно).
Домашняя работа №2. Аппаратная реализация алгоритмов на примере ПЛИС
- Описание задания
- Распределение по вариантам
- Срок сдачи задания: до 3 мая 2017 (включительно).
Домашняя работа №3. Реализация сложных дискретных управляющих систем при помощи ПЛИС
TBA
