Математические модели и методы синтеза СБИС(семинар) — различия между версиями

Материал из Кафедра математической кибернетики
Перейти к: навигация, поиск
м (→‎Домашние задания)
м
 
(не показаны 11 промежуточные версии 1 участника)
Строка 4: Строка 4:
  
 
* [[Шуплецов Михаил Сергеевич]]
 
* [[Шуплецов Михаил Сергеевич]]
 +
== Репозиторий курса ==
 +
[http://mks1.cmc.msu.ru/miklesh/fpga.git Репозиторий курса]
 +
* Материалы практических занятий в папке "318"
  
 
== Предварительный план семинарских занятий ==
 
== Предварительный план семинарских занятий ==
 
=== Семинар 1. Моделирование простых комбинационных схем на языке Verilog. Симуляция и тестирование схем. ===
 
=== Семинар 1. Моделирование простых комбинационных схем на языке Verilog. Симуляция и тестирование схем. ===
−
Языки описания аппаратного обеспечения ([http://en.wikipedia.org/wiki/Hardware_description_language Hardware description languages]). Основные уровни абстракции при моделировании аппаратного обеспечения (Behavioral level, Register-transfer level, Gate level). Основы синтаксиса и семантики языка Verilog. Моделирование простых устройств при помощи языка Verilog. Основы тестирования и верификации моделей на языке Verilog. [[Media:VLSI_Verilog_2016.pdf| Презентация]].
+
Языки описания аппаратного обеспечения ([http://en.wikipedia.org/wiki/Hardware_description_language Hardware description languages]). Основные уровни абстракции при моделировании аппаратного обеспечения (Behavioral level, Register-transfer level, Gate level). Основы синтаксиса и семантики языка Verilog. Моделирование простых устройств при помощи языка Verilog. Основы тестирования и верификации моделей на языке Verilog. [[Media:VLSI_Verilog_2017.pdf| Презентация]].
  
 
[[Media:VLSI_Class_Lab_1_2016.pdf| Лабораторная работа 1]].
 
[[Media:VLSI_Class_Lab_1_2016.pdf| Лабораторная работа 1]].
Строка 33: Строка 36:
  
 
=== Семинар 4. Синхронные логические схемы, временной анализ схем ===
 
=== Семинар 4. Синхронные логические схемы, временной анализ схем ===
−
ТВА
+
Понятие о синхронных схемах. Базовые понятия, необходимые для временного анализа схем. Управление тактовой частотой ПЛИС. Использование PLL блоков.
 +
[[Media:VLSI_FPGA_sync_circuits_2016.pdf| Презентация]].
 +
 
 +
[[Media:VLSI_Class_Lab_4_2016.pdf| Лабораторная работа 4]].
 +
 
 +
Дополнительные и справочные материалы:
 +
# [[Media:VLSI_FPGA_Timequest_2016.pdf|Вводная лабораторная по временному анализу схем (Altera University Program)]]
 +
# [https://www.dropbox.com/s/az2wk1nizqekugb/Timequest.zip?dl=0 Рабочие материалы для лабораторной работы]
  
 
=== Семинар 5. Реализация конечных автоматов на ПЛИС ===
 
=== Семинар 5. Реализация конечных автоматов на ПЛИС ===
Строка 41: Строка 51:
 
ТВА
 
ТВА
  
−
=== Семинар 7. ===
+
=== Семинар 7. Аппаратная реализация алгоритмов ===
−
ТВА
+
Понятие об операционном автомате, построение операционного автомата для простого алгоритма. Понятие об управляющем автомате, построение управляющего автомата для операционного автомата рассматриваемого алгоритма. Интеграция операционного и управляющего автоматов. Использование элементов памяти. Структура файла инициализации памяти (.MIF).
 +
 
 +
[[Media:VLSI_FPGA_algorithm_hardware_implimentation_2016.pdf| Презентация]].
 +
 
 +
Дополнительные и справочные материалы:
 +
# [https://www.dropbox.com/sh/98l7emb2qfutilf/AAAPw_tih0dhZZk3ZuzmE3Pda?dl=0 Рабочие материалы для лабораторной работы]
 +
# [https://www.dropbox.com/sh/ov932ih5zdzmmlk/AAAKVfF3jvMPqRSXeT9D7d_Ja?dl=0 Решение лабораторной работы]
  
 
=== Семинар 8. ===
 
=== Семинар 8. ===
Строка 49: Строка 65:
 
== Домашние задания ==
 
== Домашние задания ==
 
=== Домашняя работа №1. Моделирование простых дискретных устройств на языке Verilog. ===
 
=== Домашняя работа №1. Моделирование простых дискретных устройств на языке Verilog. ===
−
* [[Media:VLSI_2016_318_HW1.pdf|Описание задания]]
+
* [[Media:VLSI_2017_318_HW1.pdf|Описание задания]]
−
* [[Media:VLSI_2016_318_HW1_students.pdf|Распределение по вариантам]]
+
* [[Media:VLSI_2017_318_HW1_students.pdf|Распределение по вариантам]]
−
* Срок сдачи задания: до 28 марта 2016 (включительно).
+
* Срок сдачи задания: до 5 апреля 2017 (включительно).
−
* Дополнительный срок сдачи задания: до 4 апреля 2016 (задания, присланные в дополнительный срок, оцениваются с дополнительным штрафом в 50% от полученных баллов).
+
−
 
+
−
=== Домашняя работа №2. Реализация конечных автоматов при помощи ПЛИС === 
+
−
TBA
+
  
−
=== Домашняя работа №3. Аппаратная реализация алгоритмов ===   
+
=== Домашняя работа №2. Аппаратная реализация алгоритмов на примере ПЛИС ===   
−
TBA
+
* [[Media:VLSI_2017_318_HW2.pdf|Описание задания]]
 +
* [[Media:VLSI_2017_318_HW2_students.pdf|Распределение по вариантам]]
 +
* Срок сдачи задания: до 3 мая 2017 (включительно).
  
−
=== Домашняя работа №4. Реализация сложных дискретных управляющих систем при помощи ПЛИС ===   
+
=== Домашняя работа №3. Реализация сложных дискретных управляющих систем при помощи ПЛИС ===   
 
TBA
 
TBA
  

Текущая версия на 14:45, 5 марта 2018

Семинар проходит один раз в неделю в 12:50 в аудитории 604. Материалы по лекционной части курса можно найти здесь.

Преподаватели

Репозиторий курса

Репозиторий курса

  • Материалы практических занятий в папке "318"

Предварительный план семинарских занятий

Семинар 1. Моделирование простых комбинационных схем на языке Verilog. Симуляция и тестирование схем.

Языки описания аппаратного обеспечения (Hardware description languages). Основные уровни абстракции при моделировании аппаратного обеспечения (Behavioral level, Register-transfer level, Gate level). Основы синтаксиса и семантики языка Verilog. Моделирование простых устройств при помощи языка Verilog. Основы тестирования и верификации моделей на языке Verilog. Презентация.

Лабораторная работа 1.

Дополнительные и справочные материалы:

  1. Онлайн среда разработки на языке Verilog
  2. Онлайн учебник по языку Verilog

Семинар 2. Программируемые логические интегральные схемы (ПЛИС).

Проектирование с использованием ПЛИС. Маршрут проектирования для ПЛИС. Архитектура ПЛИС на примере ПЛИС Altera семейства Cyclone. Структура и устройство учебных отладочных плат Altera DE0-Nano. Разработка модулей для работы с базовой периферией учебных отладочных плат (Switches, Buttons, LEDs). Презентация.

Лабораторная работа 2.

Дополнительные и справочные материалы:

  1. Руководство пользователя для Altera DE0-Nano
  2. Конфигурационный файл для Altera DE0-Nano
  • Примечание: после загрузки расширение конфигурационного файла нужно изменить на .qsf (MediaWiki имеет строгое ограничение на типы загружаемых файлов).

Семинар 3. Логические схемы с памятью (защелки, триггеры).

Логические схемы с памятью Устройство защелки на основе мультиплексора. Структура и функционирование D-триггера. RS-триггер. Презентация.

Лабораторная работа 3.

Семинар 4. Синхронные логические схемы, временной анализ схем

Понятие о синхронных схемах. Базовые понятия, необходимые для временного анализа схем. Управление тактовой частотой ПЛИС. Использование PLL блоков. Презентация.

Лабораторная работа 4.

Дополнительные и справочные материалы:

  1. Вводная лабораторная по временному анализу схем (Altera University Program)
  2. Рабочие материалы для лабораторной работы

Семинар 5. Реализация конечных автоматов на ПЛИС

ТВА

Семинар 6. Работа со встроенными элементами памяти ПЛИС

ТВА

Семинар 7. Аппаратная реализация алгоритмов

Понятие об операционном автомате, построение операционного автомата для простого алгоритма. Понятие об управляющем автомате, построение управляющего автомата для операционного автомата рассматриваемого алгоритма. Интеграция операционного и управляющего автоматов. Использование элементов памяти. Структура файла инициализации памяти (.MIF).

Презентация.

Дополнительные и справочные материалы:

  1. Рабочие материалы для лабораторной работы
  2. Решение лабораторной работы

Семинар 8.

ТВА

Домашние задания

Домашняя работа №1. Моделирование простых дискретных устройств на языке Verilog.

Домашняя работа №2. Аппаратная реализация алгоритмов на примере ПЛИС

Домашняя работа №3. Реализация сложных дискретных управляющих систем при помощи ПЛИС

TBA

Источник — «https://mk.cs.msu.ru/index.php?title=Математические_модели_и_методы_синтеза_СБИС(семинар)&oldid=4868»