Математические модели и методы синтеза СБИС(семинар) — различия между версиями

Версия 13:49, 10 марта 2016

Семинар проходит один раз в неделю в 12:50 в аудитории 604. Материалы по лекционной части курса можно найти здесь.

Преподаватели

• Шуплецов Михаил Сергеевич

Предварительный план семинарских занятий

Семинар 1. Моделирование простых комбинационных схем на языке Verilog. Симуляция и тестирование схем.

Языки описания аппаратного обеспечения (Hardware description languages). Основные уровни абстракции при моделировании аппаратного обеспечения (Behavioral level, Register-transfer level, Gate level). Основы синтаксиса и семантики языка Verilog. Моделирование простых устройств при помощи языка Verilog. Основы тестирования и верификации моделей на языке Verilog. Презентация.

Лабораторная работа 1.

Дополнительные и справочные материалы:

1. Онлайн среда разработки на языке Verilog
2. Онлайн учебник по языку Verilog

Семинар 2. Программируемые логические интегральные схемы (ПЛИС).

Проектирование с использованием ПЛИС. Маршрут проектирования для ПЛИС. Архитектура ПЛИС на примере ПЛИС Altera семейства Cyclone. Структура и устройство учебных отладочных плат Altera DE0-Nano. Разработка модулей для работы с базовой периферией учебных отладочных плат (Switches, Buttons, LEDs). Презентация.

Лабораторная работа 2.

Дополнительные и справочные материалы:

1. Руководство пользователя для Altera DE0-Nano
2. Конфигурационный файл для Altera DE0-Nano

• Примечание: после загрузки расширение конфигурационного файла нужно изменить на .qsf (MediaWiki имеет строгое ограничение на типы загружаемых файлов).

Семинар 3. Логические схемы с памятью (защелки, триггеры).

Логические схемы с памятью Устройство защелки на основе мультиплексора. Структура и функционирование D-триггера. RS-триггер. Презентация.

Лабораторная работа 3.

Семинар 4. Синхронные логические схемы, временной анализ схем

ТВА

Семинар 5. Реализация конечных автоматов на ПЛИС

ТВА

Семинар 6. Работа со встроенными элементами памяти ПЛИС

ТВА

Семинар 7.

ТВА

Семинар 8.

ТВА

Домашние задания

Домашняя работа №1. Моделирование простых дискретных устройств на языке Verilog.

• Описание задания
• Распределение по вариантам
• Срок сдачи задания: до 28 марта 2016 (включительно).
• Дополнительный срок сдачи задания: до 4 апреля 2016 (задания, присланные в дополнительный срок, оцениваются с дополнительным штрафом в 50% от полученных баллов).

Домашняя работа №2. Реализация конечных автоматов при помощи ПЛИС

TBA

Домашняя работа №3. Аппаратная реализация алгоритмов на примере ПЛИС

TBA

Домашняя работа №4. Реализация сложных дискретных управляющих систем при помощи ПЛИС

TBA