Математические модели и методы синтеза СБИС(семинар) — различия между версиями

Материал из Кафедра математической кибернетики
Перейти к: навигация, поиск
м (→‎Домашние лабораторные задания)
м (→‎Предварительный план семинарских занятий)
Строка 6: Строка 6:
  
 
== Предварительный план семинарских занятий ==
 
== Предварительный план семинарских занятий ==
−
=== Моделирование простых комбинационных схем на языке Verilog. Симуляция и тестирование схем. ===
+
=== Семинар 1. Моделирование простых комбинационных схем на языке Verilog. Симуляция и тестирование схем. ===
−
Языки описания аппаратного обеспечения ([http://en.wikipedia.org/wiki/Hardware_description_language Hardware definition languages]). Основные уровни абстракции при моделировании аппаратного обеспечения (Behavioral level, Register-transfer level, Gate level). Основы синтаксиса и семантики языка Verilog. Моделирование простых устройств при помощи языка Verilog на различных уровнях абстракции. Основы тестирования и верификации моделей на языке Verilog. [[Media:VLSI_Verilog.pdf| Презентация]].
+
Языки описания аппаратного обеспечения ([http://en.wikipedia.org/wiki/Hardware_description_language Hardware description languages]). Основные уровни абстракции при моделировании аппаратного обеспечения (Behavioral level, Register-transfer level, Gate level). Основы синтаксиса и семантики языка Verilog. Моделирование простых устройств при помощи языка Verilog. Основы тестирования и верификации моделей на языке Verilog. [[Media:VLSI_Verilog_2016.pdf| Презентация]].
 +
 
 +
[[Media:VLSI_Class_Lab_1_2016.pdf| Лабораторная работа 1]].
  
 
Дополнительные и справочные материалы:
 
Дополнительные и справочные материалы:
Строка 13: Строка 15:
 
# [http://www.asic-world.com/verilog/index.html Онлайн учебник по языку Verilog]
 
# [http://www.asic-world.com/verilog/index.html Онлайн учебник по языку Verilog]
  
−
=== Основы верификации схем с использованием BDD и SAT. ===
+
=== Семинар 2. Программируемые логические интегральные схемы (ПЛИС). ===
 +
Проектирование с использованием ПЛИС. Маршрут проектирования для ПЛИС. Архитектура ПЛИС на примере ПЛИС Altera семейства Cyclone. Структура и устройство учебных отладочных плат Altera DE0-CV и DE0-Nano.
 +
 
 +
=== Семинар 3. ===
 
ТВА
 
ТВА
−
=== Решение задачи двухуровневого синтеза. Работа с пакетом ESPRESSO. ===
+
 
 +
=== Семинар 4. ===
 
ТВА
 
ТВА
−
=== Решение задачи многоуровневого синтеза. Привязка к библиотеке. Основы работы с пакетом ABC и SIS. ===
+
 
 +
=== Семинар 5. ===
 
ТВА
 
ТВА
−
=== Решение задачи разбиения графов и гиперграфов. Работа с пакетом hMetis. ===
+
 
 +
=== Семинар 6. ===
 
ТВА
 
ТВА
−
=== Решение задачи размещения элементов интегральной схемы. Работа с пакетом Capo. ===
+
 
 +
=== Семинар 7. ===
 
ТВА
 
ТВА
−
=== Решение задачи трассировки соединений в интегральной схеме. Работа с пакетом FGR. ===
+
 
 +
=== Семинар 8. ===
 
ТВА
 
ТВА
  

Версия 18:51, 11 февраля 2016

Семинар проходит один раз в две недели в 10:30 в аудитории 524. Материалы по лекционной части курса можно найти здесь.

Преподаватели

Предварительный план семинарских занятий

Семинар 1. Моделирование простых комбинационных схем на языке Verilog. Симуляция и тестирование схем.

Языки описания аппаратного обеспечения (Hardware description languages). Основные уровни абстракции при моделировании аппаратного обеспечения (Behavioral level, Register-transfer level, Gate level). Основы синтаксиса и семантики языка Verilog. Моделирование простых устройств при помощи языка Verilog. Основы тестирования и верификации моделей на языке Verilog. Презентация.

Лабораторная работа 1.

Дополнительные и справочные материалы:

  1. Онлайн среда разработки на языке Verilog
  2. Онлайн учебник по языку Verilog

Семинар 2. Программируемые логические интегральные схемы (ПЛИС).

Проектирование с использованием ПЛИС. Маршрут проектирования для ПЛИС. Архитектура ПЛИС на примере ПЛИС Altera семейства Cyclone. Структура и устройство учебных отладочных плат Altera DE0-CV и DE0-Nano.

Семинар 3.

ТВА

Семинар 4.

ТВА

Семинар 5.

ТВА

Семинар 6.

ТВА

Семинар 7.

ТВА

Семинар 8.

ТВА

Домашние лабораторные задания

Лабораторная работа №1. Моделирование простых дискретных устройств на языке Verilog.

  • Описание задания
  • Распределение по вариантам
  • Срок сдачи задания: 16 марта.
  • Дополнительный срок сдачи задания: 23 марта(задания, присланные в дополнительный срок, оцениваются с дополнительным штрафом в 50% от полученных баллов).

Лабораторная работа №2.

TBA

Лабораторная работа №3.

TBA

Лабораторная работа №4.

TBA

Лабораторная работа №5.

TBA

Источник — «https://mk.cs.msu.ru/index.php?title=Математические_модели_и_методы_синтеза_СБИС(семинар)&oldid=2401»