Математические модели и методы синтеза СБИС(семинар) — различия между версиями

Версия 23:13, 2 марта 2015

Семинар проходит один раз в две недели в 10:30 в аудитории 524. Материалы по лекционной части курса можно найти здесь.

Преподаватели

• Шуплецов Михаил Сергеевич

Предварительный план семинарских занятий

Моделирование простых комбинационных схем на языке Verilog. Симуляция и тестирование схем.

Языки описания аппаратного обеспечения (Hardware definition languages). Основные уровни абстракции при моделировании аппаратного обеспечения (Behavioral level, Register-transfer level, Gate level). Основы синтаксиса и семантики языка Verilog. Моделирование простых устройств при помощи языка Verilog на различных уровнях абстракции. Основы тестирования и верификации моделей на языке Verilog. Презентация.

Дополнительные и справочные материалы:

1. Онлайн среда разработки на языке Verilog
2. Онлайн учебник по языку Verilog

Основы верификации схем с использованием BDD и SAT.

ТВА

Решение задачи двухуровневого синтеза. Работа с пакетом ESPRESSO.

ТВА

Решение задачи многоуровневого синтеза. Привязка к библиотеке. Основы работы с пакетом ABC и SIS.

ТВА

Решение задачи разбиения графов и гиперграфов. Работа с пакетом hMetis.

ТВА

Решение задачи размещения элементов интегральной схемы. Работа с пакетом Capo.

ТВА

Решение задачи трассировки соединений в интегральной схеме. Работа с пакетом FGR.

ТВА

Домашние лабораторные задания

Лабораторная работа №1. Моделирование простых дискретных устройств на языке Verilog.

• Описание задания
• Распределение по вариантам
• Срок сдачи задания: 16 марта.
• Дополнительный срок сдачи задания: 23 марта(задания, присланные в дополнительный срок, оцениваются с дополнительным штрафом в 50% от полученных баллов).

Лабораторная работа №2.

TBA

Лабораторная работа №3.

TBA

Лабораторная работа №4.

TBA

Лабораторная работа №5.

TBA