Математические модели и методы синтеза СБИС(семинар) — различия между версиями
Материал из Кафедра математической кибернетики
м |
м (→Моделирование простых комбинационных схем на языке Verilog. Симуляция и тестирование схем.) |
||
| Строка 7: | Строка 7: | ||
== Предварительный план семинарских занятий == | == Предварительный план семинарских занятий == | ||
=== Моделирование простых комбинационных схем на языке Verilog. Симуляция и тестирование схем. === | === Моделирование простых комбинационных схем на языке Verilog. Симуляция и тестирование схем. === | ||
| − | + | Языки описания аппаратного обеспечения ([http://en.wikipedia.org/wiki/Hardware_description_language Hardware definition languages]). Основные уровни абстракции при моделировании аппаратного обеспечения (Behavioral level, Register-transfer level, Gate level). Основы синтаксиса и семантики языка Verilog. Моделирование простых устройств при помощи языка Verilog на различных уровнях абстракции. Основы тестирования и верификации моделей на языке Verilog. [[Media:VLSI_Verilog.pdf| Презентация]]. | |
| + | |||
| + | Дополнительные и справочные материалы: | ||
| + | # [http://www.edaplayground.com/ Онлайн среда разработки на языке Verilog] | ||
| + | # [http://www.asic-world.com/verilog/index.html Онлайн учебник по языку Verilog] | ||
| + | |||
=== Основы верификации схем с использованием BDD и SAT. === | === Основы верификации схем с использованием BDD и SAT. === | ||
ТВА | ТВА | ||
Версия 13:58, 27 февраля 2015
Семинар проходит один раз в две недели в 10:30 в аудитории 524. Материалы по лекционной части курса можно найти здесь.
Содержание
- 1 Преподаватели
- 2 Предварительный план семинарских занятий
- 2.1 Моделирование простых комбинационных схем на языке Verilog. Симуляция и тестирование схем.
- 2.2 Основы верификации схем с использованием BDD и SAT.
- 2.3 Решение задачи двухуровневого синтеза. Работа с пакетом ESPRESSO.
- 2.4 Решение задачи многоуровневого синтеза. Привязка к библиотеке. Основы работы с пакетом ABC и SIS.
- 2.5 Решение задачи разбиения графов и гиперграфов. Работа с пакетом hMetis.
- 2.6 Решение задачи размещения элементов интегральной схемы. Работа с пакетом Capo.
- 2.7 Решение задачи трассировки соединений в интегральной схеме. Работа с пакетом FGR.
- 3 Домашние лабораторные задания
Преподаватели
Предварительный план семинарских занятий
Моделирование простых комбинационных схем на языке Verilog. Симуляция и тестирование схем.
Языки описания аппаратного обеспечения (Hardware definition languages). Основные уровни абстракции при моделировании аппаратного обеспечения (Behavioral level, Register-transfer level, Gate level). Основы синтаксиса и семантики языка Verilog. Моделирование простых устройств при помощи языка Verilog на различных уровнях абстракции. Основы тестирования и верификации моделей на языке Verilog. Презентация.
Дополнительные и справочные материалы:
Основы верификации схем с использованием BDD и SAT.
ТВА
Решение задачи двухуровневого синтеза. Работа с пакетом ESPRESSO.
ТВА
Решение задачи многоуровневого синтеза. Привязка к библиотеке. Основы работы с пакетом ABC и SIS.
ТВА
Решение задачи разбиения графов и гиперграфов. Работа с пакетом hMetis.
ТВА
Решение задачи размещения элементов интегральной схемы. Работа с пакетом Capo.
ТВА
Решение задачи трассировки соединений в интегральной схеме. Работа с пакетом FGR.
ТВА
Домашние лабораторные задания
TBA
