Математические модели и методы синтеза СБИС(семинар) — различия между версиями
м |
м (→Предварительный план семинарских занятий) |
||
| Строка 16: | Строка 16: | ||
=== Семинар 2. Программируемые логические интегральные схемы (ПЛИС). === | === Семинар 2. Программируемые логические интегральные схемы (ПЛИС). === | ||
| − | Проектирование с использованием ПЛИС. Маршрут проектирования для ПЛИС. Архитектура ПЛИС на примере ПЛИС Altera семейства Cyclone. Структура и устройство учебных отладочных плат Altera | + | Проектирование с использованием ПЛИС. Маршрут проектирования для ПЛИС. Архитектура ПЛИС на примере ПЛИС Altera семейства Cyclone. Структура и устройство учебных отладочных плат Altera DE0-Nano. Разработка модулей для работы с базовой периферией учебных отладочных плат (Switches, Buttons, LEDs). |
| + | [[Media:VLSI_FPGA_intro_2016.pdf| Презентация]]. | ||
| + | |||
| + | [[Media:VLSI_Class_Lab_2_2016.pdf| Лабораторная работа 1]]. | ||
| + | |||
| + | Дополнительные и справочные материалы: | ||
| + | # [[Media:DE0-Nano_User_manual.pdf| Руководство пользователя для Altera DE0-Nano]] | ||
| + | # [[Media:DE0_Nano.qsf| Конфигурационный файл для Altera DE0-Nano]] | ||
| + | |||
| + | |||
=== Семинар 3. === | === Семинар 3. === | ||
Версия 11:21, 26 февраля 2016
Семинар проходит один раз в неделю в 12:50 в аудитории 604. Материалы по лекционной части курса можно найти здесь.
Преподаватели
Предварительный план семинарских занятий
Семинар 1. Моделирование простых комбинационных схем на языке Verilog. Симуляция и тестирование схем.
Языки описания аппаратного обеспечения (Hardware description languages). Основные уровни абстракции при моделировании аппаратного обеспечения (Behavioral level, Register-transfer level, Gate level). Основы синтаксиса и семантики языка Verilog. Моделирование простых устройств при помощи языка Verilog. Основы тестирования и верификации моделей на языке Verilog. Презентация.
Дополнительные и справочные материалы:
Семинар 2. Программируемые логические интегральные схемы (ПЛИС).
Проектирование с использованием ПЛИС. Маршрут проектирования для ПЛИС. Архитектура ПЛИС на примере ПЛИС Altera семейства Cyclone. Структура и устройство учебных отладочных плат Altera DE0-Nano. Разработка модулей для работы с базовой периферией учебных отладочных плат (Switches, Buttons, LEDs). Презентация.
Дополнительные и справочные материалы:
Семинар 3.
ТВА
Семинар 4.
ТВА
Семинар 5.
ТВА
Семинар 6.
ТВА
Семинар 7.
ТВА
Семинар 8.
ТВА
Домашние задания
Домашняя работа №1. Моделирование простых дискретных устройств на языке Verilog.
- Описание задания
- Распределение по вариантам
- Срок сдачи задания: ТВА.
- Дополнительный срок сдачи задания: ТВА(задания, присланные в дополнительный срок, оцениваются с дополнительным штрафом в 50% от полученных баллов).
Домашняя работа №2.
TBA
Домашняя работа №3.
TBA
Домашняя работа №4.
TBA
Домашняя работа №5.
TBA
Домашняя работа №6.
TBA
Домашняя работа №7.
TBA
Домашняя работа №8.
TBA
