Математические модели и методы синтеза СБИС(семинар) — различия между версиями
м (→Предварительный план семинарских занятий) |
м (→Домашние лабораторные задания) |
||
| Строка 36: | Строка 36: | ||
ТВА | ТВА | ||
| − | == Домашние | + | == Домашние задания == |
| − | === | + | === Домашняя работа №1. Моделирование простых дискретных устройств на языке Verilog. === |
| − | * [[Media: | + | * [[Media:VLSI_2016_318_HW1.pdf|Описание задания]] |
| − | * [[Media: | + | * [[Media:VLSI_2016_318_HW1_students.pdf|Распределение по вариантам]] |
| − | * Срок сдачи задания: | + | * Срок сдачи задания: ТВА. |
| − | * Дополнительный срок сдачи задания: | + | * Дополнительный срок сдачи задания: ТВА(задания, присланные в дополнительный срок, оцениваются с дополнительным штрафом в 50% от полученных баллов). |
| − | === | + | === Домашняя работа №2. === |
TBA | TBA | ||
| − | === | + | === Домашняя работа №3. === |
TBA | TBA | ||
| − | === | + | === Домашняя работа №4. === |
TBA | TBA | ||
| − | === | + | === Домашняя работа №5. === |
TBA | TBA | ||
| + | |||
| + | === Домашняя работа №6. === | ||
| + | TBA | ||
| + | |||
| + | === Домашняя работа №7. === | ||
| + | TBA | ||
| + | |||
| + | === Домашняя работа №8. === | ||
| + | TBA | ||
| + | |||
[[Категория:Семинары кафедры математической кибернетики]] | [[Категория:Семинары кафедры математической кибернетики]] | ||
Версия 18:53, 11 февраля 2016
Семинар проходит один раз в две недели в 10:30 в аудитории 524. Материалы по лекционной части курса можно найти здесь.
Преподаватели
Предварительный план семинарских занятий
Семинар 1. Моделирование простых комбинационных схем на языке Verilog. Симуляция и тестирование схем.
Языки описания аппаратного обеспечения (Hardware description languages). Основные уровни абстракции при моделировании аппаратного обеспечения (Behavioral level, Register-transfer level, Gate level). Основы синтаксиса и семантики языка Verilog. Моделирование простых устройств при помощи языка Verilog. Основы тестирования и верификации моделей на языке Verilog. Презентация.
Дополнительные и справочные материалы:
Семинар 2. Программируемые логические интегральные схемы (ПЛИС).
Проектирование с использованием ПЛИС. Маршрут проектирования для ПЛИС. Архитектура ПЛИС на примере ПЛИС Altera семейства Cyclone. Структура и устройство учебных отладочных плат Altera DE0-CV и DE0-Nano.
Семинар 3.
ТВА
Семинар 4.
ТВА
Семинар 5.
ТВА
Семинар 6.
ТВА
Семинар 7.
ТВА
Семинар 8.
ТВА
Домашние задания
Домашняя работа №1. Моделирование простых дискретных устройств на языке Verilog.
- Описание задания
- Распределение по вариантам
- Срок сдачи задания: ТВА.
- Дополнительный срок сдачи задания: ТВА(задания, присланные в дополнительный срок, оцениваются с дополнительным штрафом в 50% от полученных баллов).
Домашняя работа №2.
TBA
Домашняя работа №3.
TBA
Домашняя работа №4.
TBA
Домашняя работа №5.
TBA
Домашняя работа №6.
TBA
Домашняя работа №7.
TBA
Домашняя работа №8.
TBA
