Языки описания схем — различия между версиями

Материал из Кафедра математической кибернетики
Перейти к: навигация, поиск
Строка 17: Строка 17:
 
'''[[Media: Hdl_lecture_06.pdf|Блок 6.]]''' Практика: построение последовательных схем.
 
'''[[Media: Hdl_lecture_06.pdf|Блок 6.]]''' Практика: построение последовательных схем.
  
'''[[Media: Hdl_lecture_07.pdf|Блок 6.]]''' Verilog: базовый синтаксис.
+
'''[[Media: Hdl_lecture_07.pdf|Блок 7.]]''' Verilog: базовый синтаксис.
  
 
= Условия получения зачёта =
 
= Условия получения зачёта =

Версия 01:37, 29 сентября 2017

Обязательный курс для студентов группы 518/2. Курс проводит Подымов В.В.

Материалы занятий

Здесь будут выкладываться план и слайды занятий по мере их проведения

Блок 1. Небольшое вступление и организационные вопросы.

Блок 2. КМОП-транзисторы: как это работает, и причём тут схемы из функциональных элементов.

Блок 3. Комбинационные схемы.

Блок 4. Последовательные схемы, и немного о тактовом сигнале

Блок 5. Модули. Шины. Регистры. RTL.

Блок 6. Практика: построение последовательных схем.

Блок 7. Verilog: базовый синтаксис.

Условия получения зачёта

Необходимое и достаточное условие получения зачёта - это выполнение большого задания, коротко описываемого так: спроектировать и функционально протестировать процессор на языке Verilog.

Текст задания будет появляться в этом разделе по частям по мере проведения занятий.

Первая часть: спроектировать и соединить вместе базовые функциональные блоки процессора.

Литература

Основная

  • Harris, Harris, Digital Design and Computer Architecture, 2nd Edition, Elseveir, 2013
  • Thomas, Moorby, The Verilog Hardware Description Language, 5th Edition, Springer, 2008

Дополнительная

  • J. Hennesy, D. Patterson, Computer Organization and Design: The Hardware/Software Interface, 5th Edition, Morgan Kaufmann, 2013
  • S. Palnitkar, Verilog HDL, 2nd Edition, 2003
  • F. Vahid, Digital Design with RTL Design, VHDL, and Verilog 2nd Edition, Wiley, 2010