Языки описания цифровых схем — различия между версиями

Материал из Кафедра математической кибернетики
Перейти к: навигация, поиск
Строка 13: Строка 13:
 
'''[[Media: Hdl_lecture_03.pdf|Блок 3.]]''' Как устроена цифровая аппаратура. Немного физики: как схемы из функциональных элементов связаны с реальным миром.
 
'''[[Media: Hdl_lecture_03.pdf|Блок 3.]]''' Как устроена цифровая аппаратура. Немного физики: как схемы из функциональных элементов связаны с реальным миром.
  
== Временный архив материалов прошлых лет ==
+
'''[[Media: Hdl_lecture_04.pdf|Блок 4.]]''' Логические вентили. Комбинационные схемы.
  
'''[[Media: Hdl_lecture_04.pdf|Блок 4.]]''' Последовательные схемы, и немного о тактовом сигнале
+
'''[[Media: Hdl_lecture_05.pdf|Блок 5.]]''' Вспоминаем дискретную математику: схемы из функциональных элементов с задержкой.
  
'''[[Media: Hdl_lecture_05.pdf|Блок 5.]]''' Модули. Шины. Регистры. RTL.
+
'''[[Media: Hdl_lecture_06.pdf|Блок 6.]]''' Комбинационные схемы с обратной связью. Основные триггеры. Тактовый сигнал. Последовательные схемы.
  
'''[[Media: Hdl_lecture_06.pdf|Блок 6.]]''' Практика: построение последовательных схем.
+
== Временный архив материалов прошлых лет ==
  
 
'''[[Media: Hdl_lecture_07.pdf|Блок 7.]]''' ASIC и ПЛИС.
 
'''[[Media: Hdl_lecture_07.pdf|Блок 7.]]''' ASIC и ПЛИС.

Версия 12:34, 6 сентября 2019

Актуальность информации: осенний семестр 2019/2020 учебного года.

Обязательный курс для студентов группы 518/2. Курс проводит Подымов В.В.

Материалы занятий

Слайды будут обновляться по мере проведения занятий

Блок 1. Организационные вопросы.

Блок 2. Вспоминаем дискретную математику: булевы функции, булевы формулы, схемы из функциональных элементов.

Блок 3. Как устроена цифровая аппаратура. Немного физики: как схемы из функциональных элементов связаны с реальным миром.

Блок 4. Логические вентили. Комбинационные схемы.

Блок 5. Вспоминаем дискретную математику: схемы из функциональных элементов с задержкой.

Блок 6. Комбинационные схемы с обратной связью. Основные триггеры. Тактовый сигнал. Последовательные схемы.

Временный архив материалов прошлых лет

Блок 7. ASIC и ПЛИС.

Блок 8. Verilog: базовый синтаксис.

Блок 9. Verilog: симуляция.

Блок 10. Практика: Verilog (база).

Блок 11. Что такое процессор. Архитектура системы команд.

Блок 12. Основные функциональные блоки процессора.

Блок 13. Verilog: синтез.

Блок 14. Понятия операционного и управляющего автоматов.

Блок 15. Как спроектировать операционный автомат. Комбинационный управляющий автомат.

Блок 16. Процессор: операционный автомат, комбинационный управляющий автомат.

Блок 17. Как спроектировать управляющий автомат.

Блок 18. Verilog: немного синтаксического сахара.

Блок 19. Verilog: реализация управляющего автомата.

Блок 20. Практика: Verilog (управляющие автоматы).

Условия получения зачёта

(Cм. слайды "Блок 1") Для получения зачёта достаточно в срок сдать решения четырёх заданий, которые будут выдаваться по мере проведения занятий. Если хотя бы одно решение не сдано в срок, то для получения зачёта потребуется выполнить особое штрафное задание.

Литература

Основная

  • Harris, Harris. Digital Design and Computer Architecture, 2nd Edition. Elseveir. 2013.
    • Перевод: "Харрис, Харрис. Цифровая схемотехника и архитектура компьютера. ДМК Пресс. 2018."
    • В сети в открытом доступе лежат и другие версии перевода (не выпущенные официально в печать).
  • Thomas, Moorby. The Verilog Hardware Description Language, 5th Edition. Springer. 2008.

Дополнительная

  • Hennesy, Patterson. Computer Organization and Design: The Hardware/Software Interface, 5th Edition. Morgan Kaufmann. 2013.
  • Palnitkar. Verilog HDL, 2nd Edition. 2003.
  • Vahid. Digital Design with RTL Design, VHDL, and Verilog, 2nd Edition. Wiley. 2010.