Математические модели и методы проектирования архитектуры сверхбольших интегральных схем — различия между версиями

Материал из Кафедра математической кибернетики
Перейти к: навигация, поиск
м
 
(не показаны 18 промежуточные версии 1 участника)
Строка 1: Строка 1:
−
Курс по магистерской программе Дискретные управляющие системы и их приложения (группа 518/2).
+
[[Категория:Лекционные курсы кафедры МК]]
 +
[[Категория:Магистерская программа Дискретные управляющие системы и их приложения]]
  
−
= Общая информация =
+
Обязательный курс для студентов группы 518/2.
  
−
== Руководители курса ==
+
Руководитель: [[Подымов Владислав Васильевич| Подымов В.В.]]
−
[[Шуплецов Михаил Сергеевич| Шуплецов М.С.]], [[Подымов Владислав Васильевич| Подымов В.В.]]
+
  
−
== Критерии оценки ==
+
Актуальность информации: весенний семестр 2023/2024 учебного года.
  
−
Курс содержит пять обязательных тем:
+
Для доступа к материалам курса (слайдам лекций, тексту практических заданий, критериям оценки, ...) обратитесь к [[Подымов Владислав Васильевич| Подымову В.В.]].
−
# конвейер,
+
−
# внеочередное исполнение команд,
+
−
# кэш-память,
+
−
# виртуальная память,
+
−
# стек и прерывания.
+
  
−
Для получения оценки '''"Отлично"''' требуется покрыть каждую тему практикой или ответом на экзамене (''теорией'').
+
= Рабочая программа для устного опроса =
−
При этом хотя бы '''две''' темы должны быть покрыты практикой.
+
−
Каждая непокрытая тема снижает итоговую оценку на один балл.
+
  
−
= Практика =
+
''Программа будет обновляться по мере чтения курса''
  
−
''В этом разделе будут появляться требования к покрытию тем курса практикой.''
+
# Однотактовый процессор и архитектура.
−
 
+
#* Что такое процессор и что такое его архитектура.
−
Покрытие темы практикой - это написание кода на языке Verilog, реализующего понятия темы.
+
#* Архитектура системы команд (instruction set architecture) и микроархитектура (microarchitecture).
−
Реализацию можно
+
#* Примеры архитектур систем команд, устройство команд MIPS.
−
* выслать на почты ''обоих'' руководителей курса,
+
#* Основные элементы процессора: счётчик команд (program counter, PC), память команд (instruction memory, IM), блок регистров (регистровый файл, register file, RF), арифметико-логическое устройство (АЛУ, arithmetic logic unit, ALU), память данных (data memory, DM).
−
* выложить в свой git-репозиторий, ''отдельно убедившись, что оба руководителя приглашены в репозиторий'', или
+
#* Операционный и управляющий автоматы однотактового процессора.
−
* выложить в неглавную ветку git-репозитория "mips_simplified_processor".
+
# Конвейер (conveyor).
−
 
+
#* "Классические" стадии выполнения команд (ступени конвейера): выборка (считывание) команды (instruction fetch, IF); декодирование команды (instruction decode, ID); считывание операндов (operand read, OR); выполнение (execution, EX); доступ к памяти (memory access, MEM); запись в регистр (writeback, WB).
−
По умолчанию все темы реализуются для однотактового или, по желанию, более сложно устроенного процессора, поддерживающего набор инструкций, содержащий:
+
#* Латентность (latency) и производительность (throughput).
−
* хотя бы одну арифметико-логическую R-инструкцию,
+
#* Конфликты (hazards): структурные, по данным, по управлению.
−
* хотя бы одну арифметико-логическую I-инструкцию,
+
#* Способы разрешения конфликтов.
−
* хотя бы одну инструкцию условного ветвления,
+
#* Виды конфликтов по данным: чтение после записи (read-after-write, RAW), запись после чтения (WAR), запись после записи (WAW).
−
* инструкцию безусловного ветвления,
+
#* Прямая подача результата (пересылка значений, продвижение данных, bypass).
−
* инструкцию чтения из памяти в регистр,
+
#* Спекулятивное исполнение команд (исполнение по предположению, speculation).
−
* инструкцию записи в память из регистра.  
+
#* Конвейер в операционном автомате процессора.
−
 
+
# Общая организация памяти.
−
== Конвейер ==
+
#* Современное устройство ячеек памяти.
−
 
+
#* Современная организация доступа к ячейкам памяти.
−
Реализация конвейера должна корректно разрешать все конфликты (hazards) и содержать:
+
#* Область применения различных видов памяти.
−
# пять классических стадий выполнения инструкции;
+
#* Характеристики производительности памяти: латентность, частота доступа, пропускная способность, время доступа, время передачи, время цикла.
−
# пересылку значений (bypass) хотя бы для одного типа конфликтов чтения после записи (read-after-write hazard);
+
# Кэш-память (cache).
−
# спекулятивное исполнение для ускоренного разрешения конфликтов по управлению, возникающих при исполнении инструкций условного ветвления.
+
#* Пространственная и временная локальность доступа к памяти (temporal locality, spatial locality).
−
 
+
#* Основные понятия: строка (block, line), тэг (tag), попадание (hit), промах (miss), конфликты (conflicts), вытеснение (замещение, eviction).
−
== Внеочередное исполнение команд ==
+
#* Производительность кэша: частоты и задержки, связанные с попаданиями и промахами кэша.
−
 
+
#* Виды кэша: прямого отображения (direct-mapped), полностью ассоциативный (associative, fully-associative), полуассоциативный (множественно-ассоциативный, set-associative).
−
Реализация внеочередного исполнения команд должна корректно исполнять произвольные входные программы и содержать:
+
#* Классификация промахов кэша (three Cs).
−
# конвейер,
+
#* Политика вытеснения (eviction policy).
−
# команду умножения целых чисел (формат - такой же, как у всех R-инструкций, младшие 6 бит можно определить произвольно либо согласно известным стандартам),
+
#* Политика записи (write policy). Сквозная запись (writethrough) и отложенная запись (обратная запись, writeback).
−
# отдельное арифметико-логическое устройство, умножающее два целых числа за '''3 такта''' работы конвейера,
+
#* Иерархия кэш-памяти, эксклюзивный (exclusive) и инклюзивный (inclusive) кэш.
−
# внеочередное исполнение согласно алгоритму Томасуло.
+
#* Оптимизация доступа к кэш-памяти: конвейеризация, кэш вытеснения (victim cache), буфер записи (write buffer), предвыборка (prefetching), многопортовый (multiport) кэш, банки (banks) кэш-памяти, неблокирующий (nonblocking) кэш.
−
 
+
#* Кэш-память в операционном автомате процессора с конвейером.
−
Общую шину данных в алгоритме Томасуло можно реализовать на основе мультиплексоров и демультиплексоров или любым другим способом, обеспечивающим широковещательную рассылку значений.
+
# Виртуальная память (virtual memory).
−
 
+
#* Физическая (абсолютная) и логическая (виртуальная) адресация.
−
== Кэш-память ==
+
#* Сегменты и страницы.
−
 
+
#* Таблицы страниц (таблицы страничного преобразования, page tables), каскады таблиц.
−
Реализовать кэш данных (''кэш инструкций - по желанию'').
+
#* Буфер ассоциативной трансляции (translation lookaside buffer, TLB).
−
Допускается реализация как над однотактовым процессором (''в связи с задержками из-за промахов кэша он станет многотактовым''), так и над конвейером.
+
#* Виртуальная и физическая кэш-память, проблема синонимичности (aliasing).
−
Можно считать, что пропускная способность основной памяти данных - одно слово за такт.
+
#* Таблицы страниц и буфер ассоциативной трансляции в операционном автомате процессора.
−
Требования к кэш-памяти:
+
# Прерывания (interrupts).
−
# хотя бы два слова в строке,
+
#* Общее понятие прерывания, точное (precise) прерывание.
−
# хотя бы восемь строк,
+
#* Тонкости терминологии: прерывания, исключения (exceptions), ловушки (traps) и т.п.
−
# полуассоциативность: индекс строки - хотя бы два бита, и хотя бы две строки для каждого индекса.
+
#* Классификация точных прерываний: синхронные и асинхронные (synchronous, asynchronous), вызываемые и вынужденные (user-requested, coerced), маскируемые и немаскируемые (maskable, nonmaskable) и т.п.
−
 
+
#* Обработчик прерываний (interrupt handler).
−
Остальные детали реализации кэша могут выбираться любым способом.
+
#* Регистр прерываний (cause register).
−
 
+
#* Точка коммита (точка фиксации, commit point).
−
== Виртуальная память ==
+
#* Влияние прерываний на устройство других архитектурных элементов.
−
 
+
#* Реализация прерываний в операционном автомате процессора.
−
Реализовать TLB возле кэша данных.
+
# Ввод-вывод.
−
Реализация должна включать в себя:
+
#* Виды шин ввода-вывода.
−
# кэш данных с виртуальной адресацией,
+
#* Ввод-вывод в системе команд и через память (memory-mapped).
−
# таблицу страниц не менее чем на 8 записей,
+
#* Управляющий регистр (control register) и регистр данных (data register) ввода-вывода.
−
# базовый регистр для таблицы страниц,
+
#* Механизмы ожидания готовности ввода-вывода: поллинг (polling), обмен по прерыванию.
−
# инструкции заполнения записей в таблице,
+
# Внеочередное исполнение команд (out-of-order execution).
−
# трансляцию адресов в командах работы с памятью,
+
#* Параллелизм на уровне команд (instruction-level parallelism, ILP) и сравнение производительности процессора с очередным (in-order) и внеочередным исполнениями команд.
−
# работу со страницами размером не менее 4-х слов,
+
#* Конфликты конвейера при введении внеочередного исполнения.
−
# защиту от доступа за пределы доступной виртуальной памяти и за пределы выбранной страницы - например, полную остановку работы процессора, игнорирование недопустимой инструкции или фиксированные действия процессора наподобие увеличения значения в заданном регистре вместо доступа к памяти.
+
#* Табличный алгоритм (scoreboarding): стадии конвейера, буфер команд (instruction buffer), конфликты и их разрешение, производительность.
−
 
+
#* Алгоритм Томасуло (Tomasulo algorithm): стадии конвейера, буфер команд, станции резервирования, конфликты и их разрешение, производительность.
−
Детали реализации, включая формат новых команд, наличие механизмов обработки алиасинга, точное устройство таблицы и точный алгоритм трансляции, выбираются любым способом.
+
#* Внеочередная выбора с учётом прерываний: уточнение стадий конвейера, буфер переупорядочивания (reorder buffer, ROB), очередь чтения-записи (load-store queue, LSQ).
−
 
+
−
== Прерывания ==
+
−
 
+
−
Реализация механизма точных прерываний должна включать в себя:
+
−
# конвейер,
+
−
# обработчик прерываний в памяти инструкций по произвольно выбранному адресу, который можно "вшить" в дизайн,
+
−
# хотя бы одно внешнее прерывание, возникающее при появлении единицы в сигнале, подаваемом процессору извне наряду с clock и reset,
+
−
# прерывание по неверному коду инструкции,
+
−
# прерывание по переполнению в АЛУ,
+
−
# хотя бы одну инструкцию явного вызова прерывания,
+
−
# корректный возврат из прерывания к следующей выполняемой инструкции,
+
−
# либо произвольный выбор приоритетов прерываний с вложенной обработкой, либо блокирование вложенных прерываний до возврата из обработчика.
+
−
 
+
−
= Теория =
+
−
 
+
−
В отличие от практики, выполняющейся в течение всего семестра, экзамен проходит по завершении курса, и потому предполагает знание у сдающего всех ключевых тем курса.
+
−
При ответе ключевой темы на экзамене требуется также и знание приложений понятий этой темы к другим ключевым темам.
+
−
 
+
−
== Рабочая программа ==
+
−
 
+
−
''Здесь будет появляться список ключевых понятий и тем для ответа на экзамене.''
+
−
 
+
−
# Конвейер:
+
−
#* пять классических стадий исполнения инструкции (выборка, декодирование, исполнение, доступ к памяти, запись в регистр),
+
−
#* латентность и производительность,
+
−
#* конфликты (структурные, по данным, по управлению),
+
−
#* пересылка значений,
+
−
#* спекулятивное исполнение.
+
−
# Внеочередное исполнение команд:
+
−
#* параллелизм на уровне инструкций и сравнение производительности процессора с внеочередным и очередным исполнениями инструкций,
+
−
#* конфликты конвейера при введении внеочередного исполнения,
+
−
#* табличный алгоритм: стадии конвейера, буфер инструкций, конфликты и их разрешение, производительность,
+
−
#* алгоритм Томасуло: стадии конвейера, буфер инструкций, станции резервирования, конфликты и их разрешение, производительность.
+
−
 
+
−
[[Категория:Лекционные курсы кафедры МК]]
+
−
[[Категория:Магистерская программа Дискретные управляющие системы и их приложения]]
+

Текущая версия на 10:59, 9 февраля 2024


Обязательный курс для студентов группы 518/2.

Руководитель: Подымов В.В.

Актуальность информации: весенний семестр 2023/2024 учебного года.

Для доступа к материалам курса (слайдам лекций, тексту практических заданий, критериям оценки, ...) обратитесь к Подымову В.В..

Рабочая программа для устного опроса

Программа будет обновляться по мере чтения курса

  1. Однотактовый процессор и архитектура.
    • Что такое процессор и что такое его архитектура.
    • Архитектура системы команд (instruction set architecture) и микроархитектура (microarchitecture).
    • Примеры архитектур систем команд, устройство команд MIPS.
    • Основные элементы процессора: счётчик команд (program counter, PC), память команд (instruction memory, IM), блок регистров (регистровый файл, register file, RF), арифметико-логическое устройство (АЛУ, arithmetic logic unit, ALU), память данных (data memory, DM).
    • Операционный и управляющий автоматы однотактового процессора.
  2. Конвейер (conveyor).
    • "Классические" стадии выполнения команд (ступени конвейера): выборка (считывание) команды (instruction fetch, IF); декодирование команды (instruction decode, ID); считывание операндов (operand read, OR); выполнение (execution, EX); доступ к памяти (memory access, MEM); запись в регистр (writeback, WB).
    • Латентность (latency) и производительность (throughput).
    • Конфликты (hazards): структурные, по данным, по управлению.
    • Способы разрешения конфликтов.
    • Виды конфликтов по данным: чтение после записи (read-after-write, RAW), запись после чтения (WAR), запись после записи (WAW).
    • Прямая подача результата (пересылка значений, продвижение данных, bypass).
    • Спекулятивное исполнение команд (исполнение по предположению, speculation).
    • Конвейер в операционном автомате процессора.
  3. Общая организация памяти.
    • Современное устройство ячеек памяти.
    • Современная организация доступа к ячейкам памяти.
    • Область применения различных видов памяти.
    • Характеристики производительности памяти: латентность, частота доступа, пропускная способность, время доступа, время передачи, время цикла.
  4. Кэш-память (cache).
    • Пространственная и временная локальность доступа к памяти (temporal locality, spatial locality).
    • Основные понятия: строка (block, line), тэг (tag), попадание (hit), промах (miss), конфликты (conflicts), вытеснение (замещение, eviction).
    • Производительность кэша: частоты и задержки, связанные с попаданиями и промахами кэша.
    • Виды кэша: прямого отображения (direct-mapped), полностью ассоциативный (associative, fully-associative), полуассоциативный (множественно-ассоциативный, set-associative).
    • Классификация промахов кэша (three Cs).
    • Политика вытеснения (eviction policy).
    • Политика записи (write policy). Сквозная запись (writethrough) и отложенная запись (обратная запись, writeback).
    • Иерархия кэш-памяти, эксклюзивный (exclusive) и инклюзивный (inclusive) кэш.
    • Оптимизация доступа к кэш-памяти: конвейеризация, кэш вытеснения (victim cache), буфер записи (write buffer), предвыборка (prefetching), многопортовый (multiport) кэш, банки (banks) кэш-памяти, неблокирующий (nonblocking) кэш.
    • Кэш-память в операционном автомате процессора с конвейером.
  5. Виртуальная память (virtual memory).
    • Физическая (абсолютная) и логическая (виртуальная) адресация.
    • Сегменты и страницы.
    • Таблицы страниц (таблицы страничного преобразования, page tables), каскады таблиц.
    • Буфер ассоциативной трансляции (translation lookaside buffer, TLB).
    • Виртуальная и физическая кэш-память, проблема синонимичности (aliasing).
    • Таблицы страниц и буфер ассоциативной трансляции в операционном автомате процессора.
  6. Прерывания (interrupts).
    • Общее понятие прерывания, точное (precise) прерывание.
    • Тонкости терминологии: прерывания, исключения (exceptions), ловушки (traps) и т.п.
    • Классификация точных прерываний: синхронные и асинхронные (synchronous, asynchronous), вызываемые и вынужденные (user-requested, coerced), маскируемые и немаскируемые (maskable, nonmaskable) и т.п.
    • Обработчик прерываний (interrupt handler).
    • Регистр прерываний (cause register).
    • Точка коммита (точка фиксации, commit point).
    • Влияние прерываний на устройство других архитектурных элементов.
    • Реализация прерываний в операционном автомате процессора.
  7. Ввод-вывод.
    • Виды шин ввода-вывода.
    • Ввод-вывод в системе команд и через память (memory-mapped).
    • Управляющий регистр (control register) и регистр данных (data register) ввода-вывода.
    • Механизмы ожидания готовности ввода-вывода: поллинг (polling), обмен по прерыванию.
  8. Внеочередное исполнение команд (out-of-order execution).
    • Параллелизм на уровне команд (instruction-level parallelism, ILP) и сравнение производительности процессора с очередным (in-order) и внеочередным исполнениями команд.
    • Конфликты конвейера при введении внеочередного исполнения.
    • Табличный алгоритм (scoreboarding): стадии конвейера, буфер команд (instruction buffer), конфликты и их разрешение, производительность.
    • Алгоритм Томасуло (Tomasulo algorithm): стадии конвейера, буфер команд, станции резервирования, конфликты и их разрешение, производительность.
    • Внеочередная выбора с учётом прерываний: уточнение стадий конвейера, буфер переупорядочивания (reorder buffer, ROB), очередь чтения-записи (load-store queue, LSQ).
Источник — «https://mk.cs.msu.ru/index.php?title=Математические_модели_и_методы_проектирования_архитектуры_сверхбольших_интегральных_схем&oldid=10909»